mirror
/
RGBtoHDMI
kopia lustrzana https://github.com/hoglet67/RGBtoHDMI
1
0
Forkuj 0
Kod Zgłoszenia Projekty Wydania Wiki Aktywność

CPLD: Allow PSYNC duty cycle to be asymmetric 

Change-Id: I28bc639a496c845637998303b4d6e29a1dc0bbdf
pull/32/head
David Banks 2019-03-08 16:22:19 +00:00
rodzic f906cf98a0
commit d568b3be96
2 zmienionych plików z 13 dodań i 2 usunięć
Pokaż statystyki Ściągnij plik aktualizacji Ściągnij plik porównania Expand all files Collapse all files

4
vhdl/RGBtoHDMI.vhdl
Wyświetl plik

@ -286,7 +286,7 @@ begin
quad <= VERSION_NUM;
psync <= '0';
elsif counter(counter'left) = '0' then
if counter(3 downto 0) = "0000" and (rate = '1' or counter(4) = '0') then
if counter(4 downto 0) = 0 or (rate = '1' and counter(4 downto 0) = 16) then
quad(11) <= shift_B(3);
quad(10) <= shift_G(3);
quad(9) <= shift_R(3);
@ -300,7 +300,7 @@ begin
quad(1) <= shift_G(0);
quad(0) <= shift_R(0);
if rate = '1' then
psync <= counter(4);
psync <= counter(0) or counter(1) or counter(2) or counter(3) or counter(4);
else
psync <= counter(5);
end if;

11
vhdl/fitting.notes
Wyświetl plik

@ -455,3 +455,14 @@ FB3 17/18 35/54 81/90 9/ 9*
FB4 18/18* 39/54 65/90 5/ 7
----- ----- ----- -----
68/72 140/216 243/360 29/34
41. Allow PSYNC duty cycle to be asymmetric
Function Mcells FB Inps Pterms IO
Block Used/Tot Used/Tot Used/Tot Used/Tot
FB1 17/18 40/54 61/90 7/ 9
FB2 16/18 26/54 36/90 8/ 9
FB3 17/18 35/54 81/90 9/ 9*
FB4 18/18* 39/54 65/90 5/ 7
----- ----- ----- -----
68/72 140/216 243/360 29/34