kopia lustrzana https://github.com/hoglet67/RGBtoHDMI
Fix GND plane plus other minor tweaks
rodzic
f1942137e2
commit
215b165969
Plik diff jest za duży
Load Diff
Plik diff jest za duży
Load Diff
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@ -1,7 +1,7 @@
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|||
(export (version D)
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||||
(design
|
||||
(source C:\Github\RGBtoHDMI\Kicad_6Bit\v1\rgb-to-hdmi.sch)
|
||||
(date "18/10/2019 23:37:19")
|
||||
(date "19/10/2019 23:42:23")
|
||||
(tool "Eeschema (5.1.4)-1")
|
||||
(sheet (number 1) (name /) (tstamps /)
|
||||
(title_block
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||||
|
|
|
@ -1,4 +1,4 @@
|
|||
update=18/10/2019 16:31:47
|
||||
update=19/10/2019 22:22:37
|
||||
version=1
|
||||
last_client=kicad
|
||||
[cvpcb]
|
||||
|
@ -6,25 +6,6 @@ version=1
|
|||
NetIExt=net
|
||||
[general]
|
||||
version=1
|
||||
[pcbnew]
|
||||
version=1
|
||||
PageLayoutDescrFile=
|
||||
LastNetListRead=rgb-to-hdmi.net
|
||||
PadDrill=0.7999999999999999
|
||||
PadDrillOvalY=0.7999999999999999
|
||||
PadSizeH=1.6
|
||||
PadSizeV=1.6
|
||||
PcbTextSizeV=1.5
|
||||
PcbTextSizeH=1.5
|
||||
PcbTextThickness=0.3
|
||||
ModuleTextSizeV=1
|
||||
ModuleTextSizeH=1
|
||||
ModuleTextSizeThickness=0.15
|
||||
SolderMaskClearance=0.2
|
||||
SolderMaskMinWidth=0
|
||||
DrawSegmentWidth=0.2
|
||||
BoardOutlineThickness=0.15
|
||||
ModuleOutlineThickness=0.15
|
||||
[eeschema]
|
||||
version=1
|
||||
LibDir=
|
||||
|
@ -38,3 +19,246 @@ NetFmtName=Pcbnew
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|||
SpiceAjustPassiveValues=0
|
||||
LabSize=60
|
||||
ERC_TestSimilarLabels=1
|
||||
[pcbnew]
|
||||
version=1
|
||||
PageLayoutDescrFile=
|
||||
LastNetListRead=rgb-to-hdmi.net
|
||||
CopperLayerCount=2
|
||||
BoardThickness=1.6
|
||||
AllowMicroVias=0
|
||||
AllowBlindVias=0
|
||||
RequireCourtyardDefinitions=0
|
||||
ProhibitOverlappingCourtyards=0
|
||||
MinTrackWidth=0.2032
|
||||
MinViaDiameter=0.6604
|
||||
MinViaDrill=0.3048
|
||||
MinMicroViaDiameter=0
|
||||
MinMicroViaDrill=0
|
||||
MinHoleToHole=0.25
|
||||
TrackWidth1=0.2032
|
||||
TrackWidth2=0.2032
|
||||
TrackWidth3=0.381
|
||||
TrackWidth4=0.635
|
||||
TrackWidth5=0.762
|
||||
TrackWidth6=0.889
|
||||
TrackWidth7=1.016
|
||||
TrackWidth8=1.143
|
||||
TrackWidth9=1.27
|
||||
ViaDiameter1=0.6604
|
||||
ViaDrill1=0.3048
|
||||
dPairWidth1=0.2032
|
||||
dPairGap1=0.25
|
||||
dPairViaGap1=0.25
|
||||
SilkLineWidth=0.15
|
||||
SilkTextSizeV=1
|
||||
SilkTextSizeH=1
|
||||
SilkTextSizeThickness=0.15
|
||||
SilkTextItalic=0
|
||||
SilkTextUpright=1
|
||||
CopperLineWidth=0.2
|
||||
CopperTextSizeV=1.25
|
||||
CopperTextSizeH=1.25
|
||||
CopperTextThickness=0.2
|
||||
CopperTextItalic=0
|
||||
CopperTextUpright=1
|
||||
EdgeCutLineWidth=0.09999999999999999
|
||||
CourtyardLineWidth=0.05
|
||||
OthersLineWidth=0.15
|
||||
OthersTextSizeV=1
|
||||
OthersTextSizeH=1
|
||||
OthersTextSizeThickness=0.15
|
||||
OthersTextItalic=0
|
||||
OthersTextUpright=1
|
||||
SolderMaskClearance=0.15
|
||||
SolderMaskMinWidth=0.4
|
||||
SolderPasteClearance=0
|
||||
SolderPasteRatio=-0
|
||||
[pcbnew/Layer.F.Cu]
|
||||
Name=F.Cu
|
||||
Type=0
|
||||
Enabled=1
|
||||
[pcbnew/Layer.In1.Cu]
|
||||
Name=In1.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In2.Cu]
|
||||
Name=In2.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In3.Cu]
|
||||
Name=In3.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In4.Cu]
|
||||
Name=In4.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In5.Cu]
|
||||
Name=In5.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In6.Cu]
|
||||
Name=In6.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In7.Cu]
|
||||
Name=In7.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In8.Cu]
|
||||
Name=In8.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In9.Cu]
|
||||
Name=In9.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In10.Cu]
|
||||
Name=In10.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In11.Cu]
|
||||
Name=In11.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In12.Cu]
|
||||
Name=In12.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In13.Cu]
|
||||
Name=In13.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In14.Cu]
|
||||
Name=In14.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In15.Cu]
|
||||
Name=In15.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In16.Cu]
|
||||
Name=In16.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In17.Cu]
|
||||
Name=In17.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In18.Cu]
|
||||
Name=In18.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In19.Cu]
|
||||
Name=In19.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In20.Cu]
|
||||
Name=In20.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In21.Cu]
|
||||
Name=In21.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
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|
||||
Name=In22.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In23.Cu]
|
||||
Name=In23.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In24.Cu]
|
||||
Name=In24.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.In25.Cu]
|
||||
Name=In25.Cu
|
||||
Type=0
|
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Enabled=0
|
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|
||||
Name=In26.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
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|
||||
Name=In27.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
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|
||||
Name=In28.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
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|
||||
Name=In29.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
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|
||||
Name=In30.Cu
|
||||
Type=0
|
||||
Enabled=0
|
||||
[pcbnew/Layer.B.Cu]
|
||||
Name=B.Cu
|
||||
Type=0
|
||||
Enabled=1
|
||||
[pcbnew/Layer.B.Adhes]
|
||||
Enabled=0
|
||||
[pcbnew/Layer.F.Adhes]
|
||||
Enabled=0
|
||||
[pcbnew/Layer.B.Paste]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.F.Paste]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.B.SilkS]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.F.SilkS]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.B.Mask]
|
||||
Enabled=1
|
||||
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|
||||
Enabled=1
|
||||
[pcbnew/Layer.Dwgs.User]
|
||||
Enabled=1
|
||||
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|
||||
Enabled=1
|
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[pcbnew/Layer.Eco1.User]
|
||||
Enabled=0
|
||||
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|
||||
Enabled=0
|
||||
[pcbnew/Layer.Edge.Cuts]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.Margin]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.B.CrtYd]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.F.CrtYd]
|
||||
Enabled=1
|
||||
[pcbnew/Layer.B.Fab]
|
||||
Enabled=1
|
||||
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|
||||
Enabled=1
|
||||
[pcbnew/Layer.Rescue]
|
||||
Enabled=0
|
||||
[pcbnew/Netclasses]
|
||||
[pcbnew/Netclasses/Default]
|
||||
Name=Default
|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
||||
[pcbnew/Netclasses/1]
|
||||
Name=Power
|
||||
Clearance=0.2032
|
||||
TrackWidth=0.381
|
||||
ViaDiameter=0.762
|
||||
ViaDrill=0.381
|
||||
uViaDiameter=0.6096
|
||||
uViaDrill=0.3048
|
||||
dPairWidth=0.2032
|
||||
dPairGap=0.25
|
||||
dPairViaGap=0.25
|
||||
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